芯动科技 32G SerDes PHY 是一款高度灵活的物理层解决方案，支持单通道速度高达 32Gbps。它兼容 32G Serdes 与 PCIe 5/4/3 和下一代 PCIe 标准协议以及各种串行接口协议（Rapid IO/XAUI/SATA/光纤通道/10G 以太网等）兼容。通过完全可配置的 TX Driver 和自动校准的片上终端，该 PHY 可以精确实现高数据速率。

PHY 配置灵活，能够支持多通道解决方案：包含一个带有 TX PLL、参考时钟输入、bandgap、偏置电路和终端校准的公共模块，可以支持最多 4 个 TX/RX 通道。

PHY 完全符合以下标准：HMC-32G25G/12.5G -VSR/SR/MR、PCI Express 5.0/4.0/3.0、USB3.1/3.0、FC Serdes、RapidIO3.1/2.x/1.x、CPRI 5.0、XAUI：10GBASE-KX-4/RXAUI、SGMII/10G KR/100G KR-4、SATA3.0/SAS3.0、CEI-6G SR/CEI-11G SR/CEI-32G VSR/MR、JESD204B/204C、定制 SerDes。

• 提供领先的性能、功率和每 Tb 面积

• 可选 PI/SI 和热协同设计服务

• 从 IP 交付到生产的全面支持

参考时钟

• 支持 19.2-300MHz 时钟范围，为串行输出的整数倍（如 PCIe 使用 100MHz）

• +/-300ppm 频率稳定性（<20Gbps）

• +/-100ppm 频率稳定性（>=20Gbps）

• 支持 SRNS 和 SRIS 模式

• 可配置为参考时钟中继器

内部 PLL

• 用于驱动所有 PHY RX/TX

• 在 16-32 Gbps 时支持 LC-tank PLL

• 在 1.0-16Gbps 时支持Ring PLL

• 支持 Pre-divider 和 Feedback divider 调整

• 支持主动 SSC 或基于参考时钟的被动 SSC

• LOCK 指示

数据传输

• 支持速率范围为 1.0-32 Gbps

• AC 耦合

• 50Ω 内部校准阻抗

• 200-1100mV 差分峰峰值，可调整

• 3-tap pre-/post-cursor 去加重，可调整

• 支持 Rise/Fall 时间调整

数据接收

• AC 耦合

• 50Ω 内部校准阻抗

• 200-1200mV 差分峰峰值

• 支持 CTLE 调整

• 支持 6-tap DFE 均衡，可调整

• 支持 CDR

测试

• 支持 Scan

• BIST，支持 PRBS7、PRBS23 和 PRBS31（PG 和 SD）

• Loopback（近端、远端、片上/片外）

• 片上示波器用于测量眼图高度和宽度

• 模拟和数字探测点

• HTOL

• IDDQ

ESD

• HBM 2000V，[JEDEC JS-001-2014]

• MM 100V，[JEDEC JESD22-A115C]

• CDM 250V，[JEDEC JESD22-C101F]

Latch-up

• IO可承受 +-200mA，电源轨可承受 1.5*Vsupply

封装

• 8Gbps 及以下速度采用 Wire-bond 封装，需进行 SI/PI 分析

• 8Gbps 以上速度采用 Flip-chip 封装，需进行 SI/PI 分

控制器接口

• PCIe 和 USB3.x 采用 PIPE4.4.1 和 32 位数据总线

• SATA3.0 采用 SAPI 接口

• XAUI 和 10GbE 采用 XGMII 接口

• 定制 PCS 采用 SerDes 接口