芯动科技的所有 PHY 都预先组装了 .lib、LEF 和 GDS 文件，便于与任何现有 SoC 设计集成。DDR 总线宽度可以从 8 位扩展到 72 位或更多。 我们很乐意为客户预先组装每个 PHY，使集成变得更加简单。

DDR IP 解决方案包括 DDR 控制器和 PHY，支持 DDR3/4/LPDDR3/4/4X。PHY 支持可配置的时序和驱动强度参数，能够与各种 SDRAM 接口兼容，灵活性极高。同时，支持高级命令功能，显著提高 SDRAM 运行效率。

• 预先设计好的硬核 IP，可简化集成并并缩短设计周期

• 掉的 ESD 架构，零风险

• 在 VDD 掉电期间保持自刷新前的 I/O 驱动状态

• 广泛支持各种 EDA 设计工具和流程

• （可选）CKE retention模式：VDD 和所有非必要 I/O 掉电，外部 SDRAM 保持在自刷新模式

• 最高支持 DFI4.0 内存控制器接口

• 灵活的 pad ring 配置，可适应各种设计和芯片应用场景

• 支持与其他芯动科技接口 IP 集成

• 充分发挥和利用各种工艺节点的速度和功耗优势

• 一流的低噪声设计，确保最佳时序裕度和信号完整性

• DFT 功能可缩短测试时间并确保高测试覆盖率

• 通过简单的寄存器接口实现多种 PHY 模式配置

• 每个 IO 都自带可调的延时功能，以保证高速工作时能够获得最佳的眼图采样位置

• 符合 JESD79-3 DDR3 规范，速率最高可达 2133Mpbs

• 符合 JESD79-4 DDR4 规范，速率最高可达 3200Mpbs

• 符合 JESD209-3 LPDDR3 规范，速率最高可达 2133Mbps

• 符合 JESD209-4 LPDDR4/4X 规范，速率最高可达 4266Mbps

• 符合 DFI 4.0 规范

• 支持最多 4 个 DRAM 等级

• 支持 DQ 宽度：DDR3/4 最大可达 72 位，LPDDR3/4 最大可达 64 位

• 多种驱动器和 ODT 强度可调

• 支持命令 IO 逐位延时调整

• 支持数据 IO 逐位延时调整

• 支持 CMD 映射

• 支持 Data Bit（非跨Byte）映射

• 支持 Command bus training（仅支持LPDDR4/4x)

• 支持命令/数据 IO 驱动强度调整

• 自动 RX DQS training/Bypass RX DQS 控制

• 自动 Write leveling training/Bypass leveling training 控制

• 自动 Read training

• 支持 MPR/MPC 模式 training

• 自动 Write training（仅支持 Pre-defined mode training）

• 支持 Bypass read/write training

• 支持 RX path 电压和温度补偿

• 支持 PVT 补偿和时序校准，保障所有 corner 的可靠性

• 支持 ZQ 校准

• 支持各种 PHY 低功耗模式

• 掉电低功耗模式

• 关闭时钟低功耗模式

• DFI 低功耗接口模式

• 支持 BIST

• 支持 Pad boundary scan

• 支持 stuck-at 或 at-speed scan

• 支持最多 4 个频点的快速切换

• 支持 APB 2.0/3.0/4/0 接口配置寄存器

• 支持 Wire-bond 和 Flip-chip 封装