RISC-V课程基于 RISC-V 处理器核的 SoC 设计
基于RISC-V处理器核的SoC芯片数字前端设计
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时间：2025-08-08
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摘要: 针对基于RISC-V处理器核的SoC芯片设计结果开展数字前端设计流程学习，包含仿真、侦错、逻辑综合、形式验证、静态时序分析、跨时钟域分析、功耗分析与优化，输出工艺相关的网表文件。每部分教学内容都有配套的实验、脚本和教程。
- 课程介绍
- 课程目录
该课程理论讲授内容包括：（1）数字芯片设计流程概述；（2）SoC组成原理；（3）逻辑仿真与侦错；（4）逻辑综合；（5）逻辑等效性检查；（6）静态时序分析。
实验内容包括：（1）逻辑仿真与侦错实验；（2）逻辑综合实验；（3）逻辑等效性检查实验；（4）静态时序分析实验。
通过理论讲授和实验，让同学们了解数字芯片设计EDA前端主要流程，掌握软件工具的使用，了解如何解决软件工具使用过程中碰到的问题。
第1模块 数字芯片设计流程概述
第2模块 SoC组成原理
第3模块 逻辑仿真与侦错
第4模块 逻辑综合
第5模块 逻辑等效性检查
第6模块 静态时序分析
实验一 逻辑仿真与侦错实验
实验二 逻辑综合实验
实验三 逻辑等效性检查实验
实验四 静态时序分析实验